RFiCAE课题组2026年度科研成果（五）：基于嵌套反馈结构的8–28GHz16相位延迟锁定环芯片

研究团队提出了一种面向高频多相时钟生成的16相位延迟锁定环（DLL）架构，工作频率覆盖8–28 GHz，采用28 nm CMOS工艺实现。针对传统DLL受限于最小反相器延迟、难以在高频下扩展相位数的问题，提出了一种嵌套反馈的双级DLL结构，通过将16相位生成分解为两级8相位子环路，有效突破了单级结构的速度限制。在系统架构上，主环路首先生成3π/8相位间隔的多相时钟，再由两个次级8相位DLL完成细分，从而实现16相均匀分布输出。通过引入交叉反馈机制，主、次级环路相互正交，使得延迟变化不会在不同环路间传播，从而显著提升PVT鲁棒性并降低相位误差。此外，针对多级延迟链中由驱动不对称引起的占空比失真问题，研究团队提出了AC耦合延迟单元结构，通过平衡上拉与下拉电流，有效抑制占空比误差的累积，从源头降低系统性相位偏差。测试结果表明，该芯片在8–28 GHz范围内稳定工作，积分随机抖动低于47 fs，3σ相位误差小于2.5°。与传统结构相比，该设计在维持闭环控制的同时，实现了超过50%的关键路径延迟放宽，并显著提升了高频扩展能力。该成果可应用于高速有线通信收发机及毫米波相控阵系统，为高频低抖动多相时钟生成提供了一种高集成度解决方案。

相关成果发表于集成电路领域核心国际会议RFIC 2026，复旦大学博士生毕俊彦为第一作者。

论文信息：J. Bi, et.al, An 8–28-GHz 16-Phase Delay Locked Loop Employing Nested Feedback Loops in 28-nm CMOS, in 2026 IEEE Radio Frequency Integrated Circuits Symposium.