RFiCAE课题组2026年度科研成果（二）：基于脉冲整形器的6.8 GHz小数N锁相环

研究团队成功推出一款适配芯粒场景的小面积数字环形锁相环。团队完成脉冲整形器锁相环完整功率谱密度的理论推导与实验验证，依托完整环路传递函数，能够在保障环路稳定运行的基础上完成环路带宽优化。这套优化策略可显著削弱环形振荡器带来的相位噪声，最终实现804飞秒的优异抖动指标。设计融合非线性抵消与数字失调补偿技术，让宽量程恒定斜率数字时间转换器（DTC）维持高线性度表现，设备在近整数信道工况下小数杂散低至−53.2 dBc。该锁相环工作频率可达6.8 GHz，能效指标达到0.83 mW/GHz。凭借环形振荡器与宽量程DTC的小型化设计，芯片核心面积仅0.025 mm²，抖动、功耗、面积综合优值FoMJitter-N-Area达到−269.9 dB。该低面积、高能效锁相环可为高密度芯粒互联、高速芯片接口、毫米波收发前端等高端集成电路设计提供高性能时钟解决方案。

相关成果发表于IEEE电路与系统汇刊2026TCAS-I，复旦大学高皓原博士为第一作者。

论文信息：Gao, H., Liu, Y., Wu, P., Liu, J., Mao, Y., Lin, X., Yin, R., Lu, P., Kong, L., & Yan, N. (2026). A 6.8-GHz Fractional-N Pulse-Shaper-Based PLL Achieving −269.9-dB FoMJitter-N-Area. IEEE Transactions on Circuits and Systems. I, Regular Papers, 73(4), 2425–2437. https://doi.org/10.1109/TCSI.2025.3628957.