RFiCAE课题组2024年度科研成果（七）：采用ADC全域量化的8-14 GHz宽带小数分频锁相环

模拟芯片是我国集成电路产品的重要基石，是国家安全保障和高质量发展不可或缺的重要基础支撑。在技术进步和市场需求的双重推动下，模拟芯片在多个领域展现出巨大的发展潜力和应用价值。同时，面对国内外的挑战，加强自主创新和推动国产化进程也是未来模拟芯片创新体系发展的重要方向。复旦大学RFiCAE课题组在闫娜教授、许灏青年研究员的指导下，在低功耗无线通信收发芯片、宽带射频收发芯片、高性能锁相环、高速模数/数模转换器、高能效混合信号芯片设计等方面取得了一系列的研究成果，发表于IEEE JSSC、IEEE TCAS-I、IEEE TMTT、IEEE ISSCC/RFIC/CICC/ESSERC等国际著名期刊会议上。

（七）采用ADC全域量化的8-14 GHz宽带小数分频锁相环

研究团队提出了一种基于模拟数字转换器(ADC)鉴相的低噪声低杂散的小数分频型全数字锁相环(Frac-N ADPLL)。针对传统小数型锁相环带内噪声抑制和小数杂散消除的难题，提出了一种基于线性时间-电压转换器和模拟数字转换器的高增益高线性度高动态范围的鉴相器，并提出一种全数字域小数量化噪声消除的技术。所提出鉴相器的固有线性转换特性消除了噪声折叠并减小了小数杂散，避免了复杂的线性度校准电路，实现了低噪声和低杂散的小数频率综合。该锁相环芯片采用40nm CMOS工艺实现，以20mW的功耗实现8~14GHz的宽带频率综合，整数模式和小数模式下的积分抖动分别小于160fs以及180fs，带内(100kHz频偏)小数杂散水平低于-57dBc。

相关成果发表于国际集成电路顶级会议2024 CICC，复旦大学微电子学院博士生王一卓为第一作者。

论文信息：

Y. Wang et al., An 8-14GHz 180fs-rms DTC-Less Fractional ADPLL with ADC-Based Direct Phase Digitization in 40nm CMOS, 2024 IEEE Custom Integrated Circuits Conference (CICC), Denver, CO, USA, 2024, pp. 1-2, doi: 10.1109/CICC60959.2024.10529006.